Yn ystod y blynyddoedd diwethaf, gyda datblygiad cyflym cyfrifiaduron, rhwydweithiau digidol, a thechnolegau teledu, mae galw pobl am ddelweddau teledu o ansawdd uchel wedi parhau i gynyddu, ac mae diwydiant radio a theledu fy ngwlad wedi cael datblygiad cyflym a datblygiad cyflym. Mae'r darllediad lloeren teledu digidol, a lansiwyd bedair blynedd yn ôl, bellach wedi ffurfio graddfa sylweddol. Mae recordio fideo digidol, effeithiau arbennig digidol, systemau golygu aflinol, stiwdios rhithwir, cerbydau darlledu digidol, araeau disg caled rhwydwaith, a systemau chwarae digidol robotig wedi mynd i mewn i deledu cylch cyfyng a gorsafoedd teledu taleithiol a threfol yn olynol. Mae'r teledu digidol diffiniad uchel safonol SDTV / HDTV wedi'i restru fel prosiect diwydiant ymchwil gwyddonol cenedlaethol o bwys, ac mae'r darllediad peilot wedi'i gynnal ar y Tŵr Canolog Radio a Theledu. Ar hyn o bryd, mae cynhyrchiad rhaglen deledu ddigidol a darlledu daearol teledu digidol wedi cael ei hyrwyddo’n ddwys, a’r “Unfed Cynllun Pum Mlynedd ar Ddeg” fydd y cyfnod paratoi ar gyfer newid cyffredinol teledu digidol fy ngwlad, a cham pwysig yn y cyfnod pontio. o'r system ddarlledu a theledu o analog i ddigidol.
Dyluniwyd y dyluniad hwn i ymdopi â'r duedd hon ac i ateb y galw enfawr yn y farchnad am offer trawsyrru optegol signal fideo digidol ASI / SDI aml-sianel. Mae'n offer trosglwyddo optegol sy'n defnyddio technoleg amlblecsio rhannu amser i drosglwyddo dau signal fideo digidol ASI / SDI ar yr un pryd mewn ffibr optegol. Gall y dyluniad hwn osod sylfaen gadarn ar gyfer datblygu mwy o offer trosglwyddo optegol signal digidol asyncronig cyflym yn y dyfodol.
1. Cynllun gweithredu'r system
Mae'r signal cyfresol ASI / SDI yn cael ei ail-lunio gan y gylched cydraddoli a'i droi'n set o signalau gwahaniaethol; yna mae'r cloc yn y signal yn cael ei dynnu trwy'r cylched adfer cloc i'w ddefnyddio wrth ddatgodio a chydamseru'r signal nesaf; ar ôl pasio trwy'r gylched ddatgodio, Mae'r signal cyfresol cyflym yn cael ei drawsnewid yn signal cyflymder isel cyfochrog i baratoi ar gyfer y broses amlblecsio trydanol nesaf; yn olaf, mae'r signal asyncronig yn cael ei gydamseru â'r cloc amlblecsio trydanol lleol trwy addasu'r cylched FIFO, a thrwy hynny wireddu'r amlblecsio trydanol lleol; Yna caiff ei drosglwyddo i'r pen derbyn trwy drawsnewid trydanol / optegol y modiwl optegol. Ar ôl derbyn y signal, mae'r pen derbyn yn mynd trwy gyfres o gylchedau trosi gwrthdro i adfer y signal cyfresol ASI / SDI gwreiddiol i gwblhau'r broses drosglwyddo gyfan.
Yn y dyluniad hwn, technoleg amlblecsio trydanol signalau ASI / SDI yw'r allwedd i'r cyswllt technegol cyfan. Oherwydd bod y gyfradd signal ASI / SDI sy'n ofynnol ar gyfer amlblecsio pŵer yn y prosiect yn uchel iawn, mae'r gyfradd safonol yn cyrraedd 270Mbit yr eiliad, ac nid yw'n amlblecsio signal homologaidd, mae'n anodd ac yn aneconomaidd i amlblecsio'r signal yn uniongyrchol, ac mae angen iddo wneud hynny cael ei adfer yn gyntaf. Mae cloc pob signal yn trosi'r signal cyfresol cyflym yn signal cyfochrog cyflym, ac yna'n addasu cyflymder cloc pob signal trwy'r cylched sglodion FIFO i gyflawni cydamseriad â'r cloc lleol, ac yna'n amlblecsio'r ddau signal trydanol drwodd. y sglodyn rhaglenadwy, Ac yna gwireddu'r trosglwyddiad amlblecs adran amser. Dim ond ar ôl y gyfres hon o weithdrefnau prosesu signal y gellir gwireddu proses demultiplexing llyfn ar y pen derbyn, sydd hefyd yn brif bwynt technegol y dyluniad.
Yn ogystal, mae cloi amlblecsio trydanol hefyd yn broblem. Po fwyaf o sianeli signal, yr uchaf yw'r cyflymder, yr anoddaf yw ei gloi, a'r uchaf yw'r gofynion technegol ar gyfer cynllun y bwrdd PCB. Gellir datrys y broblem hon yn dda iawn trwy amrywiol driniaethau megis gosod cydrannau amrywiol yn rhesymol a hidlo annibendod yn wyddonol.
2. Cylched caledwedd
Yn y dyluniad hwn, y prif ddefnydd yw'r chipset fideo digidol pwerus a sefydlog diweddaraf gan National Semiconductor. Y sglodyn dadgodio a throsi cyfresol / cyfochrog yw CLC011; y sglodyn amgodio a throsi cyfochrog / cyfresol yw CLC020; sglodyn adfer y cloc yw LMH0046; y sglodyn cydraddoli cebl addasol yw CLC014; y sglodyn CPLD yw LC4256V o LATTICE; y sglodyn FIFO yw IDT72V2105 o IDT.
Dangosir rhan cydraddoli'r broses prosesu cylched yn Ffigur 2. Gellir gweld o Ffigur 2 bod y signal cyfresol ASI / SDI mewnbwn un pen yn cael ei ail-lunio ar ôl pasio trwy'r gylched cydraddoli a'i droi'n set o signalau gwahaniaethol, sef yn barod ar gyfer y broses adfer cloc ddilynol. Ar ôl pasio'r cylched cydraddoli, mae ansawdd y signal wedi'i wella'n fawr, a chymharir tonffurfiau'r signal mewnbwn ac allbwn fel y dangosir yn Ffigur 3.
Ffigur 2 Cydbwyso rhan o'r broses prosesu cylched
Ffigur 3 Cymhariaeth tonffurf cylched cydraddoli
Dangosir rhan adfer cloc y broses prosesu cylched yn Ffigur 4. Gellir gweld o Ffigur 4 bod modd gweithio'r sglodyn wedi'i osod yn gywir, darperir cloc 27M yn lleol i'r sglodyn adfer cloc ei ddefnyddio, yr uchel cytbwys Mae signal gwahaniaethol -pepeed yn cael ei fewnbynnu i'r sglodyn, ac mae'r signal cyfresol yn cael ei adfer ar ôl i'r sglodyn gael ei brosesu Mae'r signal cloc ynddo yn cael ei ddefnyddio gan y rhan ddatgodio ganlynol o'r gylched. Ar yr un pryd, gall y sglodyn hefyd gefnogi adferiad cloc ar gyfer signalau manylder uwch.
Ffigur 4 Rhan adfer cloc o'r broses prosesu cylched
Dangosir y broses o ddatgodio rhan o'r gylched yn Ffigur 5. Gellir gweld o Ffigur 5 bod y cloc cyfresol a'r data cyfresol a adferwyd gan sglodyn adfer y cloc yn cael eu mewnbynnu i'r sglodyn datgodio, ar ôl trosi cyfresol / cyfochrog, 10-did mae data cyfochrog a chloc cyfochrog 27M yn allbwn i baratoi'r cloc ar gyfer y cylched FIFO canlynol Addaswch y defnydd. Dangosir diagram amseru'r signalau ym mhob modd gweithio yn Ffigur 6.
Ffigur 5 Datgodio rhan o'r broses prosesu cylched
Ffigur 6 Diagram amseru signal o bob modd
Dangosir rhan FIFO o'r broses prosesu cylched yn Ffigur 7. Yn eu plith, mae'r cloc darllen yn defnyddio'r cloc cyfochrog 27M a adferwyd gan y gylched amgodio, ac mae'r cloc ysgrifennu yn defnyddio'r cloc 27M lleol. Mae'r signal cyfochrog 10-did sy'n pasio trwy'r FIFO wedi'i gydamseru â'r cloc lleol trwy addasiad i baratoi ar gyfer y mewnbwn dilynol i'r CPLD ar gyfer amlblecsio trydanol. Mae gweithdrefn amlblecsio trydan CPLD fel a ganlyn, a 2BP-S yw'r weithdrefn amlblecsio yn ei plith, a 2BS-P yw'r weithdrefn demultiplexing.
Ffigur 7 rhan FIFO o'r broses prosesu cylched
CYNLLUN Pensaernïaeth 2BP-S yw
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Arwydd N_25: std_logic;
Arwydd N_12: std_logic;
Arwydd N_13: std_logic;
Arwydd N_15: std_logic;
Arwydd N_16: std_logic;
Arwydd N_17: std_logic;
Arwydd N_21: std_logic;
Arwydd N_22: std_logic;
Arwydd N_23: std_logic;
Arwydd N_24: std_logic;
Dechrau
I30: Map Porthladd G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Map Porthladd G_D (CLK => N_25, D => N_16, Q => N_23);
I34: Map Port G_OUTPUT (I => N_22, O => Q0);
I33: Map Port G_OUTPUT (I => N_23, O => Q1);
I2: Map Port G_INPUT (I => CLK, O => N_25);
I7: Map Port G_INPUT (I => A, O => N_12);
I8: Map Port G_INPUT (I => LD, O => N_21);
I6: Map Port G_INPUT (I => B, O => N_15);
I12: Map Port G_2OR (A => N_17, B => N_24, Y => N_16);
I16: Map Porthladd G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: Map Porthladd G_2AND (A => N_21, B => N_12, Y => N_13);
I20: Map Porthladd G_2AND (A => N_21, B => N_15, Y => N_17);
Diwedd CYNLLUN;
Mae CYNLLUN Pensaernïaeth 2BS-P yn
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Arwydd N_5: std_logic;
Arwydd N_1: std_logic;
Arwydd N_3: std_logic;
Arwydd N_4: std_logic;
Dechrau
I8: Map Port G_OUTPUT (I => N_4, O => Q0);
I1: Map Port G_OUTPUT (I => N_5, O => Q1);
I2: Map Port G_INPUT (I => CLK, O => N_3);
I3: Map Port G_INPUT (I => SIN, O => N_1);
I7: Map Porthladd G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Map Porthladd G_D (CLK => N_3, D => N_1, Q => N_4);
Diwedd CYNLLUN;
Dangosir rhan godio y broses prosesu cylched yn Ffigur 8. Ar ôl derbyn y data, mae'r modiwl optegol sy'n derbyn yn adfer y data cyfochrog a'r cloc cydamserol trwy raglen demultiplexing y CPLD, ac yna'n adfer y signal cyfresol cyflym cyflym gwreiddiol trwy'r amgodio cylched sglodion, sydd o'r diwedd yn cael ei allbwn gan y ddyfais drosglwyddo ar ôl cael ei yrru gan y sglodyn gyrrwr cebl. Cwblhewch y broses drosglwyddo gyfan. Yn eu plith, dangosir dilyniant signal y rhan cylched amgodio yn Ffigur 9.
Ffigur 8 Cod rhan o'r broses prosesu cylched
Ffigur 9 Diagram amseru signal cylched amgodio
3. sylwadau i gloi
Mae dyluniad yr offer trawsyrru optegol amlblecsio trydanol signal ASI / SDI asyncronig wedi'i seilio ar CPLD yn defnyddio'r dechnoleg amlblecsio / demultiplexing trydanol signal ASI / SDI diweddaraf, a all wireddu trosglwyddiad amlblecsio rhaniad amser dau signal, gan ddisodli'r amlblecsiad rhannu tonnau blaenorol Y dechnoleg Mae modd trosglwyddo signal asyncronig aml-sianel wedi'i seilio ar sianel yn arbed costau cynhyrchu yn fawr ac yn gwella cystadleurwydd cynhyrchion yn y farchnad ymhellach.
Mae ein cynnyrch eraill:
